Verilog HDL语言四位数字频率计课程设计

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begin cntp1<=’b0000; cntp2<=cntp2+1;

if(cntp2==’b1001)

begin cntp2<=’b0000; cntp3<=cntp3+1;

if(cntp3==’b1001)

begin cntp3<=’b0000; cntp4<=cntp4+1;

if(cntp4==’b1001)

begin cntp4<=’b0000; led=1;

本程序采用的是以累加的方法结合巧妙地if语句进行四重循环，实现四位十进制不同的高低级别，实现计数。一位十进制原理图仿真如图1-3。

图1-3

四位十进制原理图仿真如图1-4。

图1-4

3、锁存模块

如果计数器输出直接与译码器相连接，那么在计数过程中输出端则随输入脉冲数的增加而不断跳变，那么显示数码管则也会不断闪烁跳变，让人不能看到稳定的输出，设锁存器后，则不再跳变，便可清晰读出计数结果。其生成的功能模块如图所示：

if(cntp1!=’b0000|cntp2!=’b0000|cntp3!=’b0000|cntp4!=’b0000) begin

cntq1<=cntp1;cntq2<=cntp2;cntq3<=cntp3;cntq4<=cntp4; cntp1<='b0000;cntp2<=’b0000;cntp3<=’b0000;cntp4<=’b0000;

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