Verilog HDL语言 四位数字频率计 课程设计
Verilog HDL语言 四位数字频率计 课程设计
现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模块和量程自动切换模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。
3、设计内容
1、分频模块
由于晶体振荡器提供的为50MHz的时钟，而在整个频率计里将用到周期为2s，半个周期为1s的闸门信号，所以我们在此模块先分频产生0.5Hz的分频信号。 always@(posedge sysclk) begin
if(cnt==26’b10_1111_1010_1111_0000_1000_0000)
begin clk_cnt<=~clk_cnt;cnt<=0;end
else
begin cnt<=cnt+1;end
end
二进制的26’b10_1111_1010_1111_0000_1000_0000，即为十进制的50x10^7，由程序中的clk_cnt<=~clk_cnt;cnt<=0;得知会产生我们想要的周期为2s的clk_int信号。仿真结果如图1-2.
图1-2
2、 4位十进制计数器模块
4位十进制计数器模块包含4位十进制的计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有清零控制和进位扩展输出的功能。
always@(posedge clkint) begin
if(clk_cnt) begin
if(cntp1==’b1001)
